Top-down performance profiling on NVIDIA's GPUs

Comunicación a Congreso

2022 IEEE 36th International Parallel and Distributed Processing Symposium: proceedings

 Autoría: ALVARO SAIZ SANCHEZ, PABLO PRIETO TORRALBO, PABLO ABAD FIDALGO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

 2022

Fast, Accurate Processor Evaluation Through Heterogeneous, Sample-Based Benchmarking

Artículo de Revista

IEEE Transactions on Parallel and Distributed Systems, Vol. 32, N. 12, December 2021

 Autoría: PABLO PRIETO TORRALBO, PABLO ABAD FIDALGO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

 17/05/2021

BenchCast: meta-benchmarking para evaluación de rendimiento del procesador

Comunicación a Congreso

Avances en arquitectura y tecnología de computadores: Actas de las Jornadas SARTECO 20/21. Málaga, 21 a 24 de Septiembre de 2021

 Autoría: PABLO PRIETO TORRALBO, PABLO ABAD FIDALGO, JOSE ANGEL HERRERO VELASCO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

 2021

SPECcast: A Methodology for Fast Performance Evaluation with SPEC CPU 2017 Multiprogrammed Workloads

Comunicación a Congreso

Proceedings of the 49th International Conference on Parallel Processing, Edmonton, Canada, August 17-20, 2020

 Autoría: PABLO PRIETO TORRALBO, PABLO ABAD FIDALGO, JOSE ANGEL HERRERO VELASCO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

 2020

CLASSIC: A cortex-inspired hardware accelerator

Artículo de Revista

Journal of Parallel and Distributed Computing, Volume 134, December 2019, Pages 140-152

 Autoría: VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2019

Architecting Racetrack Memory preshift through pattern-based prediction mechanisms

Comunicación a Congreso

2019 IEEE 33rd International Parallel and Distributed Processing Symposium : IPDPS 2019 : Proceedings, 20-24 May 2019, Rio de Janeiro, Brazil

 Autoría: ADRIAN COLASO DIEGO, PABLO PRIETO TORRALBO, PABLO ABAD FIDALGO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2019

Precisión vs. Coste Computacional en la Simulación de Sistemas Distribuidos

Comunicación a Congreso

Avances en arquitectura y tecnología de computadores : actas de las Jornadas SARTECO, 12-14 sept., Teruel

 Autoría: ADRIAN COLASO DIEGO, PABLO PRIETO TORRALBO, JOSE ANGEL HERRERO VELASCO, PABLO ABAD FIDALGO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2018

Memory hierarchy characterization of NoSQL applications through full-system simulation

Artículo de Revista

IEEE Transactions on Parallel and Distributed Systems (2018), Vol.29, N.5, pp.1161-1173

 Autoría: ADRIAN COLASO DIEGO, PABLO PRIETO TORRALBO, JOSE ANGEL HERRERO VELASCO, PABLO ABAD FIDALGO, LUCIA GREGORIO MENEZO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 01/05/2018

An adaptive cache coherence protocol: Trading storage for traffic

Artículo de Revista

Journal of Parallel and Distributed Computing, Vol. 102, Pp. 163-174 (2017)

 Autoría: LUCIA GREGORIO MENEZO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 01/04/2017

AC-WAR: Architecting the Cache Hierarchy to Improve the Lifetime of a Non-Volatile Endurance-Limited Main Memory

Artículo de Revista

IEEE Transactions on Parallel and Distributed Systems, Vol. 27, Iss. 1 (1 2016)

 Autoría: PABLO ABAD FIDALGO, PABLO PRIETO TORRALBO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 01/01/2016

Improving last level shared cache performance through mobile insertion policies (MIP)

Artículo de Revista

ParallelComputing49(2015)13–27

 Autoría: PABLO ABAD FIDALGO, PABLO PRIETO TORRALBO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 01/11/2015

Flask coherence: A morphable hybrid coherence protocol to balance energy, performance and scalability

Comunicación a Congreso

2015 IEEE 21st International Symposium on High Performance Computer Architecture : HPCA 2015, 7-11 Feb

 Autoría: LUCIA GREGORIO MENEZO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2015

3D stacking of high-performance processors

Comunicación a Congreso

2014 IEEE 20th International Symposium on High Performance Computer Architecture : HPCA 2014, 15-19 Feb

 Autoría: PHILIP EMMA, ALPER BUYUKTOSUNOGLU, MICHAELE HEALY, KRISHNAN KAILAS, VALENTIN PUENTE VARONA, ROY YU, ALLAN HARTSTEIN, PRAID BOSE, JAIME MORENO

 2014

Interaction of NoC Design and Coherence Protocol in 3D-Stacked CMPs

Comunicación a Congreso

2013 Euromicro Conference on Digital System Design (DSD) : Proceedings

 Autoría: PABLO ABAD FIDALGO, PABLO PRIETO TORRALBO, LUCIA GREGORIO MENEZO, ADRIAN COLASO DIEGO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2013

CMP off-chip bandwidth scheduling guided by instruction criticality

Comunicación a Congreso

ICS '13: Proceedings of the 27th international ACM conference on International Conference on Supercomputing, 10-14 June, Eugene, Oregón

 Autoría: PABLO PRIETO TORRALBO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2013

The case for a scalable coherence protocol for complex on-chip cache hierarchies in many-core systems

Comunicación a Congreso

International Conference on Parallel Architecture and Compilation Techniques (PACT), 7-11 September, 2013, Edinburgh, Scotland (UK)

 Autoría: LUCIA GREGORIO MENEZO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2013

LIGERO: A light but efficient router conceived for cache-coherent chip multiprocessors

Artículo de Revista

ACM Transactions on Architecture and Code Optimization, 2013, 9(4), 1-21

 Autoría: PABLO ABAD FIDALGO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2013

Adaptive-tree multicast: efficient multidestination support for CMP communication substrate

Artículo de Revista

IEEE Transactions on Parallel and Distributed Systems, 2012, 23(11), 2010-2023

 Autoría: PABLO ABAD FIDALGO, VALENTIN PUENTE VARONA, LUCIA GREGORIO MENEZO, JOSE ANGEL GREGORIO MONASTERIO

 01/11/2012

Balancing performance and cost in CMP interconnection networks

Artículo de Revista

IEEE Transactions on Parallel and Distributed Systems, 2012, 23(3), 452-459

 Autoría: PABLO ABAD FIDALGO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 01/03/2012

Improving coherence protocol reactiveness by trading bandwidth for latency

Comunicación a Congreso

ACM International Conference on Computing Frontiers 2012 (CF 2012) : Proceedings, 15-17 May, 2012, Cagliari, Italy

 Autoría: LUCIA GREGORIO MENEZO, VALENTIN PUENTE VARONA, PABLO ABAD FIDALGO, JOSE ANGEL GREGORIO MONASTERIO

 2012

BIXBAR: A low cost solution to support dynamic link reconfiguration in networks on chip

Comunicación a Congreso

IEEE 30th International Conference on Computer Design (ICCD),September 30 - October 3, 2012 Montreal, Quebec, Canada

 Autoría: PABLO ABAD FIDALGO, PABLO PRIETO TORRALBO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2012

TOPAZ: An open-source interconnection network simulator for chip multiprocessors and supercomputers

Comunicación a Congreso

Proceedings of the 6 th IEEE/ACM International Symposium on Networks-on-Chip NoCS 2012, 9-11 May, Copenhagen, Denmark

 Autoría: PABLO ABAD FIDALGO, PABLO PRIETO TORRALBO, LUCIA GREGORIO MENEZO, ADRIAN COLASO DIEGO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 2012

Multilevel cache modeling for chip-multiprocessor systems

Artículo de Revista

IEEE Computer Architecture Letters, 2011, 10(2), 49-52

 Autoría: PABLO PRIETO TORRALBO, VALENTIN PUENTE VARONA, JOSE ANGEL GREGORIO MONASTERIO

 01/12/2011

POLÍTICAS Y MECANISMOS ARQUITECTURALES PARA LA MEJORA DE RENDIMIENTO DE APLICACIONES DE APRENDIZAJE AUTOMATIZADO. Proyecto PID2019-110051GB-I00 financiado por MCIN/ AEI /10.13039/501100011033

 Computer Engineering

 DEPARTAMENTO DE INGENIERÍA INFORMÁTICA Y ELECTRÓNICA

Responsable: JOSE ANGEL GREGORIO MONASTERIO

Tipología: Proyectos competitivos nacionales publicos

Año de inicio: 2020

SERVIDORES SYS-7049GP-TRT SUPERMICRO BASADOS EN CHIP INTEL XEON GOLD SKYLAKE-SP Y GPU NVIDIA PARA LA EJECUCIÓN DE DE CARGAS DE TRABAJO MACHINE/DEEP LEARNING

 Computer Engineering

 DEPARTAMENTO DE INGENIERÍA INFORMÁTICA Y ELECTRÓNICA

Responsable: VALENTIN PUENTE VARONA

Tipología: Acciones complementarias e Infraestructuras

Año de inicio: 2019

ARQUITECTURAS HETEROGÉNEAS ORIENTADAS A COMPUTACIÓN COGNITIVA (TIN2016-80512-R) (AEI/FEDER, UE)

 Computer Engineering

 DEPARTAMENTO DE INGENIERÍA INFORMÁTICA Y ELECTRÓNICA

Responsable: VALENTIN PUENTE VARONA

Tipología: Proyectos competitivos nacionales publicos

Año de inicio: 2016

TECNOLOGIAS EMERGENTES Y SU IMPACTO EN LOS COMPUTADORES FUTUROS: NUEVAS PROPUESTAS ARQUITECTONICAS

 Arquitectura Y Tecnología De Computadores

 DEPARTAMENTO DE INGENIERÍA INFORMÁTICA Y ELECTRÓNICA

Responsable: VALENTIN PUENTE VARONA

Tipología: Convenios y contratos art.83, Catedras Universitarias y Competitivos UC

Año de inicio: 2014

TECNOLOGÍAS EMERGENTES Y SU IMPACTO EN LOS COMPUTADORES FUTUROS: NUEVAS PROPUESTAS ARQUITECTÓNICAS (TIN2013-43228-P) (MINECO)

 Computer Engineering

 DEPARTAMENTO DE INGENIERÍA INFORMÁTICA Y ELECTRÓNICA

Responsable: VALENTIN PUENTE VARONA

Tipología: Proyectos competitivos nacionales publicos

Año de inicio: 2014

JERARQUIA DE MEMORIA ESCALABLE EN SISTEMAS MANY-CORE CMP (TIN2010-18159)

 Arquitectura Y Tecnología De Computadores

 DEPARTAMENTO DE INGENIERÍA INFORMÁTICA Y ELECTRÓNICA

Responsable: VALENTIN PUENTE VARONA

Tipología: Proyectos competitivos nacionales publicos

Año de inicio: 2011

Nuevos Protocolos de Coherencia Escalables para Multiprocesadores en Chip

 Autoría: LUCIA GREGORIO MENEZO

 Dirección: JOSE ANGEL GREGORIO MONASTERIO , VALENTIN PUENTE VARONA 

 Fecha de defensa: 28/05/2014

Jerarquía de Memoria Escalable para Sistemas Multiprocesador en Chip

 Autoría: PABLO PRIETO TORRALBO

 Dirección: JOSE ANGEL GREGORIO MONASTERIO , VALENTIN PUENTE VARONA 

 Fecha de defensa: 21/03/2014

Conciliando Sencillez y Rendimiento en el Diseño de Nuevos Encaminadores para Redes de Interconexión de Sistemas Multiprocesador en Chip.

 Autoría: PABLO ABAD FIDALGO

 Dirección: JOSE ANGEL GREGORIO MONASTERIO , VALENTIN PUENTE VARONA 

 Fecha de defensa: 02/11/2010

Encaminador de mensajes para redes de interconexión de sistemas multiprocesador

Inventores/as: PABLO ABAD FIDALGO, JOSE ANGEL GREGORIO MONASTERIO, PABLO PRIETO TORRALBO, VALENTIN PUENTE VARONA

Protección: P200701403

Fecha solicitud: 10/05/2007

Fecha publicación o concesión: 19/01/2010

Encaminador de paquetes para sistemas multiprocesador

Inventores/as: PABLO ABAD FIDALGO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

Protección: P201001589

Fecha solicitud: 15/12/2010

Fecha publicación o concesión: 03/11/2011

Encaminador de paquetes para sistemas multiprocesador

Inventores/as: PABLO ABAD FIDALGO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

Protección: PCT/ES2011/000343

Fecha solicitud: 28/11/2011

Mecanismo de encaminamiento tolerante a fallos altamente escalable.

Inventores/as: JULIO RAMON BEIVIDE PALACIO, JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA, FERNANDO VALLEJO ALONSO

Protección: P200500530

Fecha solicitud: 01/03/2005

Fecha publicación o concesión: 14/06/2006

Sistema y método escalable de aceleración por hardware para almacenar y recuperar información

Inventores/as: JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

Protección: P201500841

Fecha solicitud: 20/11/2015

Fecha publicación o concesión: 23/06/2016

Sistema y método escalable de aceleración por hardware para almacenar y recuperar información

Inventores/as: JOSE ANGEL GREGORIO MONASTERIO, VALENTIN PUENTE VARONA

Protección: PCT/ES2016/000125

Fecha solicitud: 17/11/2016