Codificador LDPC e Interleaver para DVB-S2. La arquitectura propuesta define una novedosa forma de almacenaje de bits en memoria, almacenando los bits sistemáticos en las primeras filas de forma secuencial y los datos de paridad en las últimas q filas, almacenados de forma que valores consecutivos en memoria sean valores separados un valor q.
Esto permite una codificación del LDPC con menos latencia al poder realizar 360 operaciones XOR en paralelo, una acumulación de bits más rápida al acumular los datos de paridad por filas y la realización de un interleaver capaz de proporcionar a la salida un símbolo en cada ciclo de reloj para todos los tamaños de trama y rates definidas por el estándar. Esto confiere al sistema un elevado throughput, un consumo de memoria reducido, una baja latencia y un área moderado con frecuencias de reloj de hasta 55MHz con la tecnología Xilinx utilizada.
